Devido a um problema conhecido no software Quartus® II versão 14.1, o arquivo VHDL gerado pelo editor de parâmetros para o soft LVDS RX Intel FPGA IP com Intel® MAX® 10 dispositivos não estará correto. A rx_in do arquivo VHDL gerada nos diretórios de projeto e simulação não corresponde.
A porta rx_in para o arquivo de síntese usa o tipo std_logic mas no arquivo de simulação é std_logic_vector (0 down to 0), o que faz com que a simulação produza um erro semelhante ao abaixo.
Carregar work.mylvds_rx(rtl)
* ** Falha: (vsim-3807) Os tipos não combinam entre componente e entidade para a porta "rx_in".
Substitua a porta rx_in de std_logic para std_logic_vector(0 para baixo para 0) no arquivo .//.vhd
Este problema é corrigido no software Quartus II versão 15.0.