Erro: device_inst_slave_0_bfm.s0: escravo com sinal readdatavalid deve suportar pelo menos 1 leitura pendente

Durante a geração de um projeto Qsys, um usuário pode obter erros ao gerar modelos funcionais de barramento (BFMs) para interfaces Avalon padrão ao exportar uma ou mais Avalon® Portas mestre MM a partir de seu projeto Qsys.

A razão por trás deste erro é que a ferramenta Qsys define parâmetros incorretos para os BFMs no projeto testbench.

Para resolver este problema, execute as seguintes etapas:

1. Dentro da Qsys, para a opção "Criar sistema Qsys do testbench", selecione "Padrão, BFMs para interfaces Avalon padrão". Para a opção "Criar modelo de simulação de testbench", selecione "Nenhum"
2. Clique no botão Gerar para gerar o projeto testbench. Isso gerará um sistema Qsys testbench.
3. Feche o atual projeto Qsys e abra o projeto testbench .qsys a partir do testbench/diretório do seu projeto.
4. Modifique os parâmetros de cada uma das instâncias de escravos BFM que têm erros para configurar corretamente o número máximo de transações pendentes.
5. Nas configurações de geração deste projeto para o "Criar modelo de simulação" selecione "Verilog". Todas as outras configurações podem ser desmarcadas ou definidas como "Nenhuma".
6. Clique em Gerar. Os arquivos de simulação serão colocados no diretório de saída de simulação.

Este problema será corrigido em uma versão posterior do Quartus® SOFTWARE II.