ID do artigo: 000084019 Tipo de conteúdo: Mensagens de erro Última revisão: 11/09/2012

Aviso: não é possível mesclar PLL rápido |altlvds_rx:altlvds_rx_component| dpa_lvds_rx:auto_generated|pll e PLL rápido |altlvds_tx:altlvds_tx_component| lvds_tx:auto_generated|pll

Ambiente

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

O software Quartus® II pode emitir este aviso ao tentar mesclar PLLs para a megafunção ALTLVDS_RX e a megafunção ALTLVDS_TX com DPA habilitada, mesmo que as frequências de clock sejam as mesmas. Isso afeta dispositivos Stratix® III e Stratix IV.

Por exemplo: o divisor de pós-escala PLL (k) tem uma faixa de limite de 1, 2 e 4.  A melhor frequência de VCO para uma instância de megafunção ALTLVDS sem DPA ativada é de ~600 MHz, no entanto, 600 MHz não pode ser usada para gerar uma frequência DPA de 200 MHz porque 3 não é um valor de divisor válido. 

Ao usar a megafunção ALTLVDS sem a opção PLL externa, você não tem nenhum controle sobre as configurações pll no software Quartus II.  Como um trabalho em torno, você pode usar a megafunção ALTLVDS no modo PLL externo.   Isso permite que você controle os valores pll e atribua manualmente as saídas do clock PLL às instâncias de megafunção ALTLVDS_RX e ALTLVDS_TX megafunção em seu design, permitindo assim o compartilhamento de PLL.

Para obter mais informações sobre como usar a megafunção ALTLVDS no modo PLL externo, consulte o Guia do usuário de megafunção ALTLVDS (PDF).

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