Aviso (10240): Aviso de hdl verilog sempre construa em...

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ID do erro: FB: 309656;

Quartus Edition

Intel® Quartus® II Subscription Edition

Intel® Quartus® Prime Standard Edition

Versão encontrada: 15.0 Versão corrigida: 16.1

Propriedade intelectual FPGA

Hard IP para PCI Express* Intel® Arria® 10 Cyclone® 10

Versão encontrada: 15.0 Versão corrigida: 16.1

Descrição

Devido a um problema no Intel® Arria® 10 Hard IP para PCI Express*, você verá os seguintes avisos durante a análise e elaboração ao usar o software Intel® Quartus® II ou Intel® Quartus® Prime Standard.

Aviso (10240): Aviso de hdl de construção verilog sempre em altpciexpav128_txresp_cntrl.v(344): trava de inferência (es) para a variável "payload_limit_cntr", que mantém seu valor anterior em um ou mais caminhos através da sempre construto
Informações (10041): trava inferida para "payload_limit_cntr[0]" em altpciexpav128_txresp_cntrl.v(344)
Informações (10041): trava inferida para "payload_limit_cntr[1]" em altpciexpav128_txresp_cntrl.v(344)
Informações (10041): trava inferida para "payload_limit_cntr[2]" em altpciexpav128_txresp_cntrl.v(344)
Informações (10041): trava inferida para "payload_limit_cntr[3]" em altpciexpav128_txresp_cntrl.v(344)

Resolução

Esses avisos podem ser ignorados com segurança e foram corrigidos no Intel® Quartus® Prime Pro a partir da versão 16.1.

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Este artigo aplica-se a 4 produtos

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