Problema crítico
Descrição
O Arria de design 10 para o núcleo IP HDMI por padrão usa fracionamento loop bloqueado por fase (fPLL) como o transmissor PLL para o transceptor PHY. O fPLL suporta reconfiguração, mas o processo de recalibração é direcionado para ATX PLL. Reconfigurar seu design sem recalibrar pode afetar a robustez do Hardware.
Resolução
Para resolver este problema, edite o arquivo xcvr_gpll_rcfg.c em software/tx_control_src/ diretório antes de executar runall.tcl.
Edite a seguinte linha no arquivo xcvr_gpll_rcfg.c :
XCVR_RCFG_WRITE (0x100, 0x00000001); // ATX PLL recalibration
Para:
XCVR_RCFG_WRITE (0x100, 0x00000002); // FPLL recalibration
Este problema é corrigido na versão 15.1 da atualização 1 do núcleo HDMI IP.