ID do artigo: 000084096 Tipo de conteúdo: Solução de problemas Última revisão: 24/03/2014

Por que há violações de sincronização dentro do meu pll reconfig Intel® FPGA IP?

Ambiente

    Avalon ALTPLL
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

mgmt_clk scanclk A frequência máxima para as entradas e o clock de reconfiguração para reconfiguração plL são especificadas nas respectivas fichas técnicas do dispositivo para dispositivos Stratix® V, Arria® V e Cyclone® V com o símbolot DYCONFIGCLK.

 

Resolução

O pll reconfig Intel® FPGA IP pode exigir uma frequência de clock mais baixa para atingir o encerramento do tempo.  Você deve usar o analisador mgmt_clk de sincronização para garantir que a sua escolha da frequência do clock para e/ scanclk ou atenderá aos requisitos de tempo do seu dispositivo escolhido.

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