ID do artigo: 000084098 Tipo de conteúdo: Solução de problemas Última revisão: 01/07/2013

Interfaces LPDDR2 em dispositivos soC Arria V podem falhar no tempo de postamble

Ambiente

    Intel® Quartus® II Subscription Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Problema crítico

Descrição

Este problema afeta produtos LPDDR2.

Devido aos modelos de sincronização preliminares, interfaces LPDDR2 no Arria Os dispositivos V SoC podem falhar na sincronização postamble no DDR do relatório.

Resolução

A solução alternativa para este problema é ignorar o timing pós-disponível Falhas.

Este problema será corrigido em uma versão futura.

Produtos relacionados

Este artigo aplica-se a 1 produtos

FPGAs Arria® V e FPGAs SoC

1

Isenção de responsabilidade

1

Todas as publicações e o uso do conteúdo deste site estão sujeitos aos termos de uso da Intel.com.

O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês governará e será a controle. Exibir a versão em inglês desta página.