Como posso criar VHDL para uma RAM de porta dupla verdadeira habilitada por byte para habilitar a inferência correta durante a síntese quartus II e o comportamento correto durante a simulação de RTL?

Devido a um problema nas versões do software Quartus® II 11.0 e anteriores, o modelo VHDL DE RAM de ram dupla verdadeira habilitado para byte não infere corretamente uma megafunção de RAM na síntese Quartus II e não simula o comportamento correto na simulação de RTL.

Para resolver este problema, faça as seguintes alterações no modelo VHDL DE RAM de dupla porta verdadeira habilitado para byte:

• Mude a declaração de ram até signal shared variable.

• Adicione as seguintes linhas após a declaração de ram:

  attribute ramstyle : string;
attribute ramstyle of ram : variable is "no_rw_check";

• Mude o operador para todas as atribuições ram de <= a partir de :=.

Baixe uma versão do modelo com as alterações necessárias a partir do seguinte link:

• byte_enabled_true_dual_port_ram.vhd

O modelo VHDL DE RAM True Dual Port habilitado para Byte está programado para ser corrigido em uma versão futura do software Quartus II.