Você pode receber este erro interno ao implementar uma interface de memória SDRAM DDR2 ou uma interface de memória SDRAM DDR3 usando o Controlador de memória dura em uma família de dispositivos Cyclone® V ou Arria® V. O software Quartus® II espera que as entradas de clock (mp_cmd_clk_0_clk, mp_rfifo_clk_0_clk e mp_wfifo_clk_0_clk) do controlador de memória dura sempre são orientadas por um buffer de clock. Ele insere automaticamente um buffer de clock sempre que essas portas são encaixadas por meio de um loop bloqueado por fase (PLL). Um erro interno pode ocorrer se essas portas estiverem conectadas apenas a portas de entrada externas.
Há duas soluções alternativas para este problema. A primeira solução alternativa é inserir buffers de clock para impulsionar manualmente as entradas do clock do controlador de memória dura. A segunda solução alternativa é adicionar as seguintes atribuições de sinal global para que os buffers de clock sejam inseridos automaticamente para as portas do clock de entrada:
set_instance_assignment nome GLOBAL_SIGNAL "CLOCK REGIONAL" -para {mp_cmd_clk_0_clk nome}
set_instance_assignment nome GLOBAL_SIGNAL "CLOCK REGIONAL" -para {mp_rfifo_clk_0_clk nome}
set_instance_assignment nome GLOBAL_SIGNAL "CLOCK REGIONAL" -para {mp_wfifo_clk_0_clk nome}