ID do artigo: 000084178 Tipo de conteúdo: Solução de problemas Última revisão: 20/12/2013

Por que duas PLLs de centro não podem conduzir dois controladores de memória diferentes com UniPHY na parte inferior de um dispositivo Stratix V?

Ambiente

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

As PLLs do centro na parte inferior só têm acesso a uma rede PHYCLK no dispositivo Stratix® V.

Resolução Se você precisar usar PLLs do centro para conduzir duas interfaces de memória externa, use o modo de compartilhamento pll.

Produtos relacionados

Este artigo aplica-se a 4 produtos

FPGA Stratix® V GX
FPGA Stratix® V E
FPGA Stratix® V GS
FPGA Stratix® V GT

O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês prevalecerá e será a determinante. Exibir a versão em inglês desta página.