Erro: add_fileset_file: nenhum arquivo 15.0/ip/altera/merlin/altera_irq_clock_crosser/cadence/altera_irq_clock_crosser.sv enquanto executa "add_fileset_file cadência/altera_irq_clock_crosser.sv SYSTEM_VERILOG_ENCRYPT PATH "cadência/altera_i...

Devido a um problema no software Quartus® II versão 15.0, o altera_irq_clock_crosser falha ao gerar um modelo de simulação VHDL e testbench. Você pode ver o erro abaixo:

Erro: add_fileset_file: nenhum arquivo 15.0/ip/altera/merlin/altera_irq_clock_crosser/cadence/altera_irq_clock_crosser.sv enquanto executa"add_fileset_file cadência/altera_irq_clock_crosser.sv SYSTEM_VERILOG_ENCRYPT PATH "cadência/altera_irq_clock_crosser.sv" {CADENCE_SPECIFIC}" (procedimento "sim_vhdl" linha 4) invocado a partir de dentro"sim_vhdl altera_irq_clock_crosser"

Para resolver este problema, atualize manualmente o seguinte arquivo, altera_irq_clock_crosser_hw.tcl, da seguinte forma:

1. Abra< install_path>\ip\altera\merlin\altera_irq_clock_crosser\altera_irq_clock_crosser_hw.tcl em um editor de texto
2. Navegue até proc sim_vhdl (linha 56 em 15.0b129)
3. Remova as duas linhas a seguir:
1. add_fileset_file cadência/altera_irq_clock_crosser.sv SYSTEM_VERILOG_ENCRYPT PATH "cadência/altera_irq_clock_crosser.sv" {CADENCE_SPECIFIC}
2. add_fileset_file sinopse/altera_irq_clock_crosser.sv SYSTEM_VERILOG_ENCRYPT PATH "synopsys/altera_irq_clock_crosser.sv" {SYNOPSYS_SPECIFIC}
4. Salve altera_irq_clock_crosser_hw.tcl e reabro ou atualize (F5) em Qsys

Este problema será corrigido na versão futura do software Quartus II.