ID do artigo: 000084197 Tipo de conteúdo: Solução de problemas Última revisão: 06/08/2014

Por que as alterações eco na Cadeia de atraso D3 1 não são implementadas corretamente?

Ambiente

    Intel® Quartus® Prime Standard Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Devido a um problema na versão 14.0 e anterior do software Quartus® II, é possível que as alterações eco na Cadeia de atraso D3 1 não sejam implementadas corretamente. A alteração não entra em vigor e nenhuma diferença é vista na netlist de temporização ou no hardware.

Este problema afeta os dispositivos Arria® V e Cyclone® V.

Resolução

Para contornar esse problema, não use o fluxo ECO para modificar a configuração D3 Delay Chain 1.

Você pode definir o valor da cadeia de atraso D3 1 usando a atribuição D3_DELAY e recompilando o projeto.

Este problema está programado para ser corrigido em uma versão futura do software Quartus® II.

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Este artigo aplica-se a 2 produtos

FPGAs Arria® V e FPGAs SoC
FPGAs Cyclone® V e FPGAs SoC

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