ID do artigo: 000084204 Tipo de conteúdo: Documentação e informações do produto Última revisão: 20/08/2012

Como altero parâmetros pll em dispositivos Altera sem ter que realizar uma nova análise e síntese, ou local e rota?

Ambiente

    PLL
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição Você pode usar o Editor de propriedades de recursos dentro do Editor de chips para modificar as configurações do contador PLL para famílias de dispositivos Cyclone e Stratix, seguindo estas etapas:

1) Localize seu PLL no projeto ou na hierarquia do projeto.

2) Clique com o botão direito no PLL e escolha "Localizar no Editor de Chips". O PLL será mostrado na visualização do Editor de Chips.

3) Clique com o botão direito no PLL no Editor de Chip e escolha "Localizar no Editor de propriedade de recursos", ou clique duas vezes no PLL no Editor de Chip. A janela Editor de propriedades de recursos é aberta com todos os parâmetros PLL pós-compilação.

4) A seção Propriedades/Modos tem todos os parâmetros disponíveis para alterações mostradas em branco. As propriedades que não podem ser modificadas estão em cinza. Clique duas vezes em qualquer parâmetro que você deseja alterar e digite o novo valor nesta linha.

5) Após você alterar um parâmetro e clicar nesse campo, ou clicar na tecla de devolução, qualquer parâmetro PLL (s) afetado por essa alteração será mostrado em texto azul com o novo valor esperado.

6) Após concluir suas alterações, salve e verifique a lista de redes clicando no ícone "verificar e salvar todas as alterações da lista de redes" na barra de ferramentas vertical ou escolher essa opção no menu Editar.

7) O PLL agora será verificado em comparação com os algoritmos de ajuste para operação de PLL. A janela da mensagem exibirá quaisquer informações relevantes, como avisos ou erros em relação às suas novas configurações de PLL.

8) Execute a parte do montador da ferramenta do compilador. Isso criará um novo SOF e POF para o projeto.

9) Execute o analisador de sincronização para verificar todo o projeto com as alterações do PLL e verificar a operação correta usando uma simulação de sincronização.

.

Produtos relacionados

Este artigo aplica-se a 34 produtos

FPGAs Stratix®
FPGA Stratix® GX
FPGAs Stratix® II
FPGAs Stratix® II GX
FPGAs Stratix® III
FPGA Stratix® IV GX
FPGA Stratix® IV GT
FPGA Stratix® IV E
FPGA Stratix® V GX
FPGA Stratix® V GT
FPGA Stratix® V E
FPGA Stratix® V GS
FPGA Arria® GX
FPGA Arria® II GX
FPGA Arria® II GZ
FPGA Arria® V GX
FPGA Arria® V GT
FPGA Arria® V ST SoC
FPGA Arria® V SX SoC
FPGAs Cyclone®
FPGA Cyclone® II
FPGAs Cyclone® III
FPGA Cyclone® III LS
FPGA Cyclone® IV E
FPGA Cyclone® IV GX
FPGA Cyclone® V GX
FPGA Cyclone® V GT
FPGA Cyclone® V E
FPGA SoC Cyclone® V ST
FPGA SoC Cyclone® V SX
FPGA SoC Cyclone® V SE
Dispositivos ASIC HardCopy™ III
Dispositivos ASIC HardCopy™ IV GX
Dispositivos ASIC HardCopy™ IV E

1

O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês prevalecerá e será a determinante. Exibir a versão em inglês desta página.