ID do artigo: 000084239 Tipo de conteúdo: Solução de problemas Última revisão: 16/08/2012

Por que o relatório de ajuste de software Quartus II às vezes mostra pedidos diferentes de contador de saída PLL do que o que eu usei no meu design?

Ambiente

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Quando você instaurar um PLL em Arria® II, Cyclone® III, Cyclone IV, Stratix® III, e Stratix dispositivos IV, você pode encontrar wire_pll1_clk[X] não mapeia para contador[X]. Por exemplo, você pode encontrar wire_pll1_clk[3] não usa C3 no relatório de ajuste. Isso é comportamento esperado porque o dispositivo colocará os clocks de saída PLL de acordo com os recursos de roteamento necessários para a rede de clock.

 

Se você quiser wire_pll1_clk[X] para uma mudança de fase dinamicamente, você precisará selecionar o contador de fases selecionado para C[X] de acordo com a tabela "Mapeamento de seleção de contador de fases" no manual do dispositivo. O phasecounterselect será consistente com o código RTL, o mapeamento físico para locais de contador de saída pelo fitter é irrelevante.

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