ID do artigo: 000084272 Tipo de conteúdo: Solução de problemas Última revisão: 06/01/2014

Por que a simulação do decodificador ALTECC tem falhas quando o bit de paridade está incorreto?

Ambiente

    Intel® Quartus® II Subscription Edition
    Intel® FPGA IP Codificador/decodificador IP-TURBO
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

No software Quartus® II versão 12.1 SP1 e posterior, na saída da megafunção do decodificador ALTECC, você pode ver falhas no bit de paridade para todos os erros de um único bit.

Resolução

Para resolver este problema, adicione um estágio de pipeline no resultado da decodificação definindo a latência de saída de 1 ciclo de clock no assistente ALTECC.

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