A PCIe® HIP (porta raiz) envia o TLP de leitura de memória para o ponto final e, em seguida, o PCIe HIP (porta raiz) recebe a TLP de conclusão a partir do ponto final. Se o ponto final enviar uma TLP de leitura/gravação de memória para PCIe HIP (porta raiz), mas o TLP não estiver presente na interface Avalon-ST do PCIe HIP. Neste caso, você precisa verificar se o PCIe HIP (porta raiz) derruba o TLP ou o TLP não é enviado pelo ponto final. Você pode observar os sinais de interface PIPE do PCIe HIP para verificar se o TLP é recebido pela camada PHY do PCIe HIP.
Ajuste a condição do gatilho conforme abaixo:
test_out[24] (rxvalid) = '1'
test_out[23] (rxdatak) = '1'
test_out[22:15] (rxdata) = 'fb' (K28.7, Início da TLP)
Se a condição do gatilho não for atendida, significa que o ponto final não envia o TLP para PCIe HIP (porta raiz).