Ao usar a compensação de atraso zero (ZDB) em um dispositivo PLL Stratix® III ou Stratix IV, você deve instalar um pino bidirecional e conectá-lo à porta fbmimicbidir do PLL. Este pino bidirecional deve ser colocado no pino PLL_FB_CLKOUTp para PLLs esquerdo/direito e no pino PLL_FBp_CLKOUT1 para PLLs superior/inferior.
A saída do clock de buffer de atraso zero que é o clock de saída compensado do PLL deve ser colocada no pino de PLL_CLKOUTn para PLLs esquerdo/direito e em qualquer um dos pinos de PLL_CLKOUT restantes para PLLs superior/inferior.
O pino de E/S bidirecional "mime" está sempre habilitado, mas Altera recomenda que ele permaneça desconectado em sua placa. Se você usá-lo como um clock secundário, ele não terá a mesma relação de fase com a saída de clock compensada de buffer de atraso zero. Use a simulação de sincronização ou a análise de temporizar para determinar a relação de fase com o clock de saída compensado. Além disso, qualquer carregamento no pino de E/S mimic bidirecional afetará a sincronização na saída do clock de buffer de atraso zero. Isso comprometerá o modo de compensação de retorno de buffer de atraso zero e poderá levar a diferentes resultados de mudança de fase entre o clock de origem PLL e o clock de saída compensado com buffer de atraso zero.
Mais informações sobre este recurso estão disponíveis no respectivo manual do dispositivo.