Esta mensagem de erro de análise e síntese pode ser vista no projeto de exemplo uniphy quando o uniphy Intel® FPGA IP tem essas combinações de configurações:
- Configurações do PHY: qualquer uma das opções de modo de compartilhamento PLL/DLL/OCT definida como host ou agente
- Diagnósticos: Habilite o kit de ferramentas de depuração on-chip EMIF selecionado
O problema é devido ao arquivo core_debug.sv ser listado duas vezes no arquivo de exemplo de projeto .qip.
A solução alternativa é comentar um dos arquivos no exemplo de projeto arquivo .qip. Por exemplo:
#set_global_assignment -library "_example" -name SYSTEMVERILOG_FILE [junte-se a $:quartus(qip_path) "_example/submodules/_example_if0_s0_software/core_debug.sv"]
Este problema é corrigido a partir da versão 13.0 do software Quartus® II.