ID do artigo: 000084323 Tipo de conteúdo: Solução de problemas Última revisão: 04/03/2013

Por que os clocks de saída da minha altera_pll o dobro da frequência de saída esperada na simulação?

Ambiente

    Intel® Quartus® II Subscription Edition
    PLL
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Devido a um problema no software Quartus® II versão 12.0 e posterior, as instâncias de megafunção pll Altera PLL podem gerar clocks de saída PLL com o dobro da frequência esperada quando simuladas.

Nota: este é um problema apenas de simulação.

 

Resolução

Para resolver este problema, siga as etapas abaixo:

  1. Abra o modelo de simulação gerado em um nome de editor de texto _sim/.
  2. Pesquise o textopll_vco_div
  3. Atualize o pll_vco_div parâmetro para 2 (pode estar configurado incorretamente 1para)

Por exemplo:

  • Verilog: _sim/.vo

Antes:

_altera_pll_altera_pll_.pll_vco_div = 1,

Depois:

_altera_pll_altera_pll_.pll_vco_div = 2,

  • VHDL: _sim/.vho

Antes:

pll_vco_div => 1,

Depois:

pll_vco_div => 2,

Este problema é problema que começa com o software Quartus II versão 12.1.

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