ID do artigo: 000084365 Tipo de conteúdo: Solução de problemas Última revisão: 30/06/2014

Por que derive_pll_clocks falha em restringir automaticamente os clocks de saída PLL?

Ambiente

  • Intel® Quartus® II Subscription Edition
  • PLL
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Devido a um problema no software Quartus® II, o comando Synopsys Design Constraint (SDC) derive_pll_clocks pode não restringir corretamente as saídas de loop bloqueado por fase (PLL). Esse problema ocorre quando seu design usa comutação de clock PLL em dispositivos de 28 nm, incluindo dispositivos Stratix® V, Arria® V e Cyclone® V. Devido a este problema, o comando derive_pll_clocks não cria automaticamente os clocks gerados nas saídas PLL em relação a cada entrada de clock de referência.

    Resolução

    Para resolver este problema, restringe manualmente as saídas PLL usando create_generated_clock SDC . Consulte a seção Artigos Relacionados para obter mais detalhes.

    Este problema é corrigido a partir do software Intel® Quartus® Prime Pro ou Standard Edition versão 11.0.

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