ID do artigo: 000084413 Tipo de conteúdo: Solução de problemas Última revisão: 18/11/2011

Incerteza incorreta do clock em interfaces de memória externa UniPHY

Ambiente

    Intel® Quartus® II Subscription Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Problema crítico

Descrição

Uma incerteza de clock relacionada à leitura fifo com clock por DQS pode resultar em configuração imprecisa e manter valores de folga.

Resolução

A solução alternativa para este problema é editar manualmente o arquivo PHY .sdc localizado no <variation_name>/constraints/ diretório e adicione as duas linhas a seguir às Restrições de Multiciclos seção do arquivo:

set_max_delay -from *ddio_in_inst_regout* -0.05 set_min_delay -from *ddio_in_inst_regout* [expr - 0.05].

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