ID do artigo: 000084514 Tipo de conteúdo: Solução de problemas Última revisão: 26/01/2015

Quais restrições de sincronização devo aplicar para o sinal de clock gerado a partir do oscilador interno MAX®10?

Ambiente

    Software Intel® Quartus® II
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Dependendo da configuração do oscilador interno Máximo®, você deve aplicar uma das duas restrições de sincronização abaixo:

Para uma configuração de frequência de clock de 116 MHz:

create_clock -name test -period 116MHz [get_pins -compatibilidade {<path to instancve> |int_osc_0|oscillator_dut|clkout}]

Para uma configuração de frequência de clock de 55 MHz:

teste de nome create_clock -período de 55 MHz [get_pins -compatibilidade {<path to instancve>|int_osc_0|oscillator_dut|clkout}]

Resolução

Essa restrição será adicionada automaticamente em uma versão futura do software Quartus® II.

Este problema foi corrigido no Intel® Quartus® versão 15.0 do software

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FPGAs Intel® MAX® 10

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