Assumindo que o clock de referência de entrada para o PLL é estável, o sinal bloqueado PLL não alternará enquanto o PLL estabelecer o bloqueio. As PLLs de uso geral em Stratix® V, Stratix IV, Stratix III, Arria® 10, Arria V, Arria II, Cyclone® V, Cyclone IV e Cyclone III possuem um filtro de histeresia endurecida que impedirá que a porta bloqueada seja agida.
1
Todas as publicações e o uso do conteúdo deste site estão sujeitos aos termos de uso da Intel.com.
O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês governará e será a controle. Exibir a versão em inglês desta página.