ID do artigo: 000084595 Tipo de conteúdo: Solução de problemas Última revisão: 08/02/2013

Erros de elaboração podem ocorrer ao usar NC-Sim para realizar simulações funcionais de VHDL pós-ajuste de projetos que visam Stratix dispositivos V

Ambiente

  • Intel® Quartus® II Subscription Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problema crítico

    Descrição

    Se você usar o Cadence® NC-Sim para executar uma simulação funcional de VHDL pós-ajuste de um projeto que visa um membro da família Stratix V e que usa RAM, um erro de elaboração pode ocorrer se os parâmetros da declaração de componentes e a arquitetura os parâmetros estão fora de ordem.

    Resolução

    Use a -namemap_mixgen opção com o ncelab comando para instruir NC-Sim a corresponder aos parâmetros da declaração de componentes e os parâmetros de arquitetura baseados em nomes.

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    Este artigo aplica-se a 1 produtos

    FPGAs Stratix® V

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