Problema crítico
Se você usar o Cadence® NC-Sim para executar uma simulação funcional de VHDL pós-ajuste de um projeto que visa um membro da família Stratix V e que usa RAM, um erro de elaboração pode ocorrer se os parâmetros da declaração de componentes e a arquitetura os parâmetros estão fora de ordem.
Use a -namemap_mixgen
opção com o ncelab
comando
para instruir NC-Sim a corresponder aos parâmetros da declaração de componentes
e os parâmetros de arquitetura baseados em nomes.