ID do artigo: 000084642 Tipo de conteúdo: Mensagens de erro Última revisão: 12/02/2015

Erro: <module name="">A fonte tem um sinal de dados de <number> bits, mas a pia não.</number></module>

Ambiente

  • Intel® Quartus® II Subscription Edition
  • DSP
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição Devido a um problema no Quartus® II/DSP Builder 14.1, você verá o erro acima em componentes que têm mais de uma interface st Avalon® (AVST).  Você também pode notar na visão da herdeira da Qsys que uma das interfaces AVST não tem sinais, e que há uma interface extra chamada "exp" que também não tem sinais.
    Resolução

    Para resolver o problema, encontre e edite o arquivo Qsys _hw.tcl para o componente na mensagem de erro.

    Faça os nomes de sinal exclusivos entre todos os avalon_streaming e entre todas as fontes avalon_streaming.  Por exemplo, você pode adicionar um "1" a todos os nomes em um componente.

    Comente também a interface "exp".

    Por exemplo:

    Versão gerada da Qsys:

    ...

    # Interface AStInput
    add_interface AStInput avalon_streaming sink
    set_interface_property erro AStInputDescriptor ""
    set_interface_property AStInput maxChannel 255
    set_interface_property AStInput readyLatency 0
    set_interface_property AStInput ASSOCIATED_CLOCK clock
    set_interface_property AStInput HABILITADA verdadeira
    set_interface_property dados do AStInputBitsPerSymbol 17
    add_interface_port AStInput input_ready entrada pronta 1
    set_port_property input_ready VHDL_TYPE STD_LOGIC_VECTOR
    add_interface_port AStInput sink_valid entrada 1 válida
    set_port_property sink_valid VHDL_TYPE STD_LOGIC_VECTOR
    add_interface_port entrada do canal AStInput sink_channel 8
    add_interface_port entrada de dados AStInput sink_data 17
    add_interface_port AStInput sink_sop startofpacket Input 1
    set_port_property sink_sop VHDL_TYPE STD_LOGIC_VECTOR
    add_interface_port AStInput sink_eop entrada de pacote final 1
    set_port_property sink_eop VHDL_TYPE STD_LOGIC_VECTOR


    # Interface AStInput1
    add_interface AStInput1 avalon_streaming sink
    set_interface_property erro AStInput1Descriptor ""
    set_interface_property AStInput1 maxChannel 255
    set_interface_property AStInput1 readyLatency 0
    set_interface_property AStInput1 ASSOCIATED_CLOCK clock
    set_interface_property AStInput1 HABILITADA verdadeira
    set_interface_property AStInput1 dataBitsPerSymbol 17
    add_interface_port AStInput1 input_ready entrada pronta 1
    set_port_property input_ready VHDL_TYPE STD_LOGIC_VECTOR
    add_interface_port AStInput1 sink_valid entrada 1 válida
    set_port_property sink_valid VHDL_TYPE STD_LOGIC_VECTOR
    add_interface_port entrada do canal sink_channel AStInput1 8
    add_interface_port entrada de dados AStInput1 sink_data 17
    add_interface_port AStInput1 sink_sop startofpacket Input 1
    set_port_property sink_sop VHDL_TYPE STD_LOGIC_VECTOR
    add_interface_port AStInput1 sink_eop entrada de pacote final 1
    set_port_property sink_eop VHDL_TYPE STD_LOGIC_VECTOR

    ...

    # Interface exp
    add_interface de conduíte exp
    set_interface_property HABILITADA para exp verdadeira

    Versão modificada:

    # Interface AStInput
    add_interface AStInput avalon_streaming sink
    set_interface_property erro AStInputDescriptor ""
    set_interface_property AStInput maxChannel 255
    set_interface_property AStInput readyLatency 0
    set_interface_property AStInput ASSOCIATED_CLOCK clock
    set_interface_property AStInput HABILITADA verdadeira
    set_interface_property dados do AStInputBitsPerSymbol 17
    add_interface_port AStInput input_ready entrada pronta 1
    set_port_property input_ready VHDL_TYPE STD_LOGIC_VECTOR
    add_interface_port AStInput sink_valid entrada 1 válida
    set_port_property sink_valid VHDL_TYPE STD_LOGIC_VECTOR
    add_interface_port entrada do canal AStInput sink_channel 8
    add_interface_port entrada de dados AStInput sink_data 17
    add_interface_port AStInput sink_sop startofpacket Input 1
    set_port_property sink_sop VHDL_TYPE STD_LOGIC_VECTOR
    add_interface_port AStInput sink_eop entrada de pacote final 1
    set_port_property sink_eop VHDL_TYPE STD_LOGIC_VECTOR


    # Interface AStInput1
    add_interface AStInput1 avalon_streaming sink
    set_interface_property erro AStInput1Descriptor ""
    set_interface_property AStInput1 maxChannel 255
    set_interface_property AStInput1 readyLatency 0
    set_interface_property AStInput1 ASSOCIATED_CLOCK clock
    set_interface_property AStInput1 HABILITADA verdadeira
    set_interface_property AStInput1 dataBitsPerSymbol 17
    add_interface_port entrada AStInput11_ready pronta para entrada 1
    set_port_propertyentrada 1_ready VHDL_TYPE STD_LOGIC_VECTOR
    add_interface_port AStInput1 sink1_valid entrada 1 válida
    set_port_property1_valid VHDL_TYPE STD_LOGIC_VECTOR
    add_interface_port AStInput11_channel entrada do canal 8
    add_interface_port de dados AStInput11_data entrada de dados 17
    add_interface_port AStInput1 sink1_sop startofpacket Input 1
    set_port_property1_sop VHDL_TYPE STD_LOGIC_VECTOR
    add_interface_port AStInput1 sink1_eop entrada de pacote final 1
    set_port_property1_eop VHDL_TYPE STD_LOGIC_VECTOR

    ...

    # Interface exp
    # add_interface de conduíte de exp
    Nº set_interface_property exp HABILITADO verdadeira

    Isso está programado para ser corrigido em uma versão futura do software Quartus II/DSP Builder.

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