ID do artigo: 000084690 Tipo de conteúdo: Solução de problemas Última revisão: 13/07/2015

Componente do sistema do processador rígido gerado com frequência de clock incorreta

Ambiente

    Intel® Quartus® II Subscription Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Problema crítico

Descrição

Você pode ter um problema com a frequência do clock do usuário 0 quando você gera o Arria componente do sistema de processador rígido V/Cyclone V para qualquer dispositivo soC Arria V com a classe de velocidade I3. Para esses dispositivos, se você definir o Parâmetro de frequência de 0 clock do usuário para 125.0 de configuração /HPS para FPGA 0 clock MHz, Qsys gera o componente com uma frequência de clock mais alta, e você vê um aviso semelhante ao seguinte:

"Configuration/HPS-to-FPGA user 0 clock frequency" (desired_cfg_clk_mhz) requested 125.0 MHz, but only achieved 131.25 MHz

Se a frequência de clock resultante for superior a 125 MHz, você não poderá usar u-boot para configure o FPGA com o arquivo binário bruto (.rbf).

Resolução

Defina a frequência de configuração/HPS para FPGA de 0 clock para 123 MHz ou menos.

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Este artigo aplica-se a 1 produtos

FPGAs Arria® V e FPGAs SoC

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Isenção de responsabilidade

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