ID do artigo: 000084692 Tipo de conteúdo: Solução de problemas Última revisão: 29/01/2013

Por que o analisador de sincronização TimeQuest relata oito clocks gerados adicionais para a megafunção Altera_PLL além daqueles que estou usando?

Ambiente

  • PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    Para projetos que utilizam a megafunção Altera_PLL, a tarefa De relatório de clocks do analisador timeQuest exibe oito clocks adicionais além dos usados em seu design. Esses clocks representam as oito torneiras do VCO do PLL e são relatados para todas as PLLs refratáveis. As famílias de dispositivos que utilizam a megafunção ALTPLL não possuem PLLs refratáveis e não relatam esses clocks adicionais. Os oito clocks adicionais têm a seguinte convenção de nomeação de clock:

    |fpll|vcoph[0..7]

    Produtos relacionados

    Este artigo aplica-se a 15 produtos

    FPGA SoC Cyclone® V SX
    FPGA Cyclone® V GT
    FPGA Stratix® V GX
    FPGA Cyclone® V GX
    FPGA Stratix® V GT
    FPGA Stratix® V GS
    FPGA Arria® V GZ
    FPGA Arria® V SX SoC
    FPGA SoC Cyclone® V ST
    FPGA Arria® V ST SoC
    FPGA Arria® V GX
    FPGA Arria® V GT
    FPGA Cyclone® V E
    FPGA Stratix® V E
    FPGA SoC Cyclone® V SE

    O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês prevalecerá e será a determinante. Exibir a versão em inglês desta página.