ID do artigo: 000084799 Tipo de conteúdo: Solução de problemas Última revisão: 11/09/2012

A lógica de transceptor diferencial de alta velocidade (HSTL) é suportada em loops bloqueados de fase de centro e canto (PLL) no meu dispositivo StratixTM?

Ambiente

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição Sim, o HSTL diferencial é suportado em PLLs de centro e canto em Stratix dispositivos. As versões Quartus® II 3.0 SP2 e inferior não têm suporte para este padrão de IO nos pinos de entrada de clock PLL do centro e canto. A próxima versão do Quartus II será compatível com este recurso.

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FPGAs Stratix®

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