ID do artigo: 000084884 Tipo de conteúdo: Mensagens de erro Última revisão: 11/09/2012

Aviso crítico: o pino mem_clk[0] deve ter o seu Cyclone® iv atraso de entrada E de pino para células internas definido como 1

Ambiente

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Você pode obter este aviso no Analisador de tempo ao implementar o Controlador de alto desempenho DDR2 em dispositivos Cyclone® IV usando o software Quartus® II versão 10.0 e anterior e se o seu design for implementado no modo híbrido. Por exemplo, pinos DQ em ambos os lados e E/S da linha, e o "mem_clk" é colocado na E/S lateral, a cadeia de atraso para o pino do clock precisa ser definida como 1. Portanto, você vê este aviso crítico.

Resolução

Para remover este aviso crítico, adicione a seguinte atribuição ao arquivo QSF:

set_instance_assignment nome PAD_TO_CORE_DELAY 1 a mem_clk[0]

Este problema é corrigido no software Quartus® II versão 10.1.

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FPGA Cyclone® IV E

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