ID do artigo: 000084892 Tipo de conteúdo: Solução de problemas Última revisão: 03/12/2012

Por que o sinal "pfl_flash_access_request" na megafunção parallel flash loader (PFL) não está sendo desastificado quando tento configurar um dispositivo Stratix V ES por meio de um esquema de configuração de FPP ??

Ambiente

    Intel® Quartus® II Subscription Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Se você estiver configurando um dispositivo Stratix® V ES com o PFL por meio de um esquema de configuração FPP usando as versões de software Quartus® II 12.0 SP1 ou 12.0 SP2, você verá que o sinal "pfl_flash_access_request" na megafunção do PFL será afirmado quando ele começar a acessar o dispositivo flash, mas nunca mais desafirmou após a configuração FPGA ser concluída.

Resolução

Isso é corrigido no software Quartus II versão 12.1.

Produtos relacionados

Este artigo aplica-se a 3 produtos

FPGAs Stratix® V
CPLDs MAX® V
FPGA Stratix® V GX

1

Isenção de responsabilidade

1

Todas as publicações e o uso do conteúdo deste site estão sujeitos aos termos de uso da Intel.com.

O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês governará e será a controle. Exibir a versão em inglês desta página.