ID do artigo: 000084904 Tipo de conteúdo: Solução de problemas Última revisão: 02/09/2012

Por que há uma incompatibilidade entre a largura de dados da interface de Avalon local e a largura dos dados da interface de memória ao gerar SDRAM DDR2 baseado em UniPHY, SDRAM DDR3, SRAM QDRII e IPs do controlador RLDRAMII?

Ambiente

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Descrição

Você verá uma incompatibilidade entre a largura de dados da interface de Avalon local e a largura dos dados da interface de memória ao gerar SDRAM DDR2 baseado em UniPHY, SDRAM DDR3, SRAM QDRII e controlador RLDRAMII, se você tiver ligado a opção "Gerar larguras de barramento com potência de 2". Esta opção é usada ao implementar o QDRII IP no SOPC Builder, uma vez que o SOPC Builder não suporta a largura de barramento além da potência de 2. Portanto, se você não estiver implementando seu projeto no SOPC Builder, você não deve ativar essa opção. Quando esta opção é ativada, a largura do barramento de dados Avalon MM lateral é arredondada para a potência mais próxima de 2.

 

Por exemplo, se você estiver gerando uma interface QDRII SRAM de meia taxa de 36 bits com explosão de 4, você espera que o IP gere barramento de dados lateral Avalon MM de 144 bits, mas se você tiver ligado a opção "Gerar larguras de barramento com potência de 2", o IP não gera conexões para bits de 128 a 143. Os dados do usuário não podem ser gravados nesses bits e lidos a partir desses bits. Os bits de dados locais ignorados não correspondem a pinos de dados específicos que estão completamente desconectados, mas correspondem a uma fração das transferências em um número maior de pinos de dados. Por exemplo, com interface de meia taxa de 36 bits, dados em 16 pinos (pinos DQ 20 a 35) serão ignorados 1/4 do tempo devido ao mapeamento do pino DQ para a interface local.

 

O DQ0 é mapeado para 0, 36, 72, 108 bits locais

.

.

.

DQ34 é mapeado para 34, 70, 106, 142 e

DQ35 é mapeado para 35, 71, 107, 143

 

Portanto, para ignorar bits de 128 a 143, dados de 16 pinos serão ignorados 1/4 do tempo.

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