Problema crítico
rx_align_clr O sinal reinicia o buffer FIFO RX e o sinal tem um caminho síncrono para o domínio do clock de leitura e um caminho assíncrono para o domínio do clock de gravação do buffer FIFO.
Para os dispositivos Stratix V, Arria V GZ e Arria 10, o mecanismo de retimização não reconhece o caminho assíncrono para o domínio do clock de gravação e reinicia e melhora o timing lógico. Isso pode resultar em um sinal combinatório não-registro conectado diretamente a o sincronizador no domínio do clock de gravação, o que faz com que o buffer FIFO RX seja limpo, causando disparidade de dados.
Este problema pode ocorrer quando a opção de compilação de retiming do registro estiver habilitada para as seguintes interfaces:
- PHY nativo do transceptor (com PCS 10 G habilitado e modo RX_FIFO definido como Interlaken)
- Interlaken 50 G
- Interlaken 100 G
- Interlaken PHY
- SerialLite III Streaming
Não habilite o registro de retiming para dispositivos Stratix V, Arria V GZ ou Arria 10.
Para as missões do software Quartus II de 11.0 a 14.0, você habilita o registro de retimização em Atribuições > Configurações de processo de > compilação > Otimização para desempenho (síntese física) > Executar registrar retiming
Para as versões do software Quartus II 14.1 e posteriores, você habilita o registro de retimização em Atribuições > Configurações do compilador > configurações do compilador > Configurações avançadas (Ajuste) > Executar retimização do registro para Desempenho, desempenho.