ID do artigo: 000085045 Tipo de conteúdo: Solução de problemas Última revisão: 05/02/2014

O hard IP Stratix V para PCI Express suporta a equalização da fase 2 e da fase 3 da Gen3 na simulação?

Ambiente

    PCI Express*
    Simulação
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

O sistema automático Stratix® V Hard IP para PCI Express® modelo funcional de barramento de barramento raiz de bancada de teste (BFM) ignora a equalização da fase 2 e da fase 3 da Geração 3.

Se usar um BFM de porta raiz de terceiros, modifique-o para encerrar a equalização após a fase 0 e a fase 1
ter concluído.

Resolução

 

Produtos relacionados

Este artigo aplica-se a 1 produtos

FPGA Stratix® V GX

1

Isenção de responsabilidade

1

Todas as publicações e o uso do conteúdo deste site estão sujeitos aos termos de uso da Intel.com.

O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês governará e será a controle. Exibir a versão em inglês desta página.