Descrição
A tradução do endereço Qsys para a porta CRA no hard IP Avalon®-MM para PCI Express® está incorreta ao usar o VHDL como a linguagem de geração.
Este problema não ocorre ao usar o Verilog HDL.
Resolução
Para resolver este problema em VHDL, edite manualmente o arquivo VHDL gerado:
Abra o arquivo Qsys .vhd , identifique o altpcie_< device family>_hip_avmm_hwtcl componente.
Mude a linha de:CraAddress_i : in std_logic_vector(11 downto 0)
ParaCraAddress_i : in std_logic_vector(13 downto 2)
Este problema está programado para ser corrigido em uma versão futura do software Quartus® II.