ID do artigo: 000085136 Tipo de conteúdo: Solução de problemas Última revisão: 02/12/2014

Por que o sinal tx_cal_busy não afirma se a calibração de PLL ATX é iniciada através da interface Avalon Memory Mapped em dispositivos Arria® V GZ e Stratix® V GX/GT?

Ambiente

  • Software de projeto Intel® Quartus® Prime
    • BUILT IN - ARTICLE INTRO SECOND COMPONENT
    Descrição

    O sinal tx_cal_busy não afirmará se a calibração de PLL ATX for iniciada através da interface Avalon Memory Mapped nos dispositivos Arria® V GZ e Stratix® V GX/GT.

    O sinal tx_cal_busy é afirmado apenas na calibração inicial do tempo de execução ou se você redefinir o controlador de reconfiguração.

    Para determinar se o processo de calibração de PLL ATX está concluído, você pode ler o controle e o registro de status do ATX PLL. O status ocupado é o bit 8 do registro de controle e status no deslocamento do endereço 7'h32.

    Resolução

    Este problema é corrigido a partir do guia do usuário do transceptor PHY série V do núcleo ip versão 14.1.

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    Este artigo aplica-se a 4 produtos

    FPGA Arria® V GZ
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    FPGA Stratix® V GT
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    Isenção de responsabilidade

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