ID do artigo: 000085161 Tipo de conteúdo: Solução de problemas Última revisão: 12/10/2011

Qualquer PLL central superior ou inferior em dispositivos Stratix V ES que tenha seu clock de referência alimentado por uma rede de clock não deve ser alimentado com um clock mais rápido do que 400 MHz

Ambiente

    Intel® Quartus® II Subscription Edition
    PLL
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Problema crítico

Descrição

Qualquer PLL central superior ou inferior em Stratix V ES que tem seu clock de referência alimentado por uma rede de clock não deve ser alimentado um clock mais rápido que 400 MHz.

Resolução

Se possível, alimente diretamente o clock de referência a partir de um pino ou coloque manualmente o PLL no lado esquerdo ou direito.

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