ID do artigo: 000085210 Tipo de conteúdo: Solução de problemas Última revisão: 11/09/2012

Por que estou recebendo um erro no kit de desenvolvimento Stratix III FPGA quando estou tentando usar o recurso De segurança de design?

Ambiente

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição Você pode estar vendo o LED vermelho de "erro" aceso e o led "CFG_DONE" não se iluminando no kit de desenvolvimento Stratix® III FPGA ao tentar usar o recurso design Security, porque ao usar o Design Security existe uma configuração de pino MSEL0 diferente. Para esta placa em particular, há o jumper J13 para MSEL0 que precisará ser deixado aberto para que o MSEL0 possa ser puxado para VCC. Uma vez que o esquema de configuração desta placa ao usar o Design Security será O paralelo passivo rápido (FPP) usando um dispositivo MAX® II e um flash de 512 MB, você precisará de uma configuração de pino MSEL[2:0] de 001. Se não usar a Segurança de projeto, os pinos MSEL[2:0] serão definidos como 000.

Produtos relacionados

Este artigo aplica-se a 1 produtos

FPGAs Stratix® III

O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês prevalecerá e será a determinante. Exibir a versão em inglês desta página.