Descrição
Ao compilar um projeto Stratix IV DDR3 UniPHY no software Quartus® II, você pode obter violações de tempo de espera entre o clock principal (afi_clk que é a saída CLK[0] do PLL) e o clock de nivelamento (memphy_leveling_clk que é a saída CLK[2] do PLL).
As violações de tempo de espera são causadas pela distorção entre o clock principal, que está em um recurso de clock regional duplo e o clock de nivelamento que está em um recurso global de clock.
Resolução
Para resolver este problema, atribua o memphy_leveling_clk sinal do clock a um recurso regional duplo.