ID do artigo: 000085221 Tipo de conteúdo: Solução de problemas Última revisão: 11/09/2012

Por que o controlador DDR/DDR2 high performance (HP) permite sinais de CKE para muitos mais ciclos de clock do que o necessário, quando no modo de retensão após a emissão de um comando de atualização automática?

Ambiente

BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

Em Quartus® II e IP versão 8.0 e posterior há um problema que mantém o CKE habilitado para o tempo de tRFC.

Esse comportamento será corrigido nas futuras versões quartus II e IP.

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