Descrição
Altera
® recomenda que as atribuições de registro de células de E/S sejam feitas no Quartus
™ Software. No entanto, você pode implementar essas atribuições no Synplify, bem como usando o
syn_useioff atributo em uma base global ou local.
Você pode definir isso globalmente syn_useioff=1 configurando-o no nível superior, diretamente no código fonte, através da ferramenta de configurações Synplify SCOPE ou diretamente no arquivo de restrição.
| Tabela 1. Configuração syn_useioff=1 globalmente |
| Linguagem de programação | Sintaxe |
| Verilog HDL | module test (d, clk, q) /*synthesis syn_useioff=1 */; |
| VHDL | architecture rtl of test is
attribute syn_useioff : boolean;
attribute syn_useioff of rtl: architecture is true; |
| Arquivo de restrição | define_global_attribute syn_useioff 1 |
| Tabela 2. Configuração syn_useioff=1 localmente |
| Linguagem de programação | Sintaxe |
| Verilog HDL | module test (d, clk, q);
input [3:0] d;
input clk;
output [3:0] q /*synthesis syn_useioff=1 */
reg q;
... |
| VHDL | entity test is
port (d: in std_logic_vector [3 downto 0];
clk: in std_logic;
q : out std_logic_vector[3 downto 0];
attribute syn_useioff : boolean;
attribute syn_useioff of q : signal is true;
end test; |
| Arquivo de restrição | define_attirbute {p:q[3:0]} syn_useioff 1 |