ID do artigo: 000085273 Tipo de conteúdo: Solução de problemas Última revisão: 11/09/2012

Por que o sinal "fixedclk_locked" mantém baixo quando o parâmetro "Habilitar a configuração através do link PCIe" na janela MegaWizard do PCIe está habilitado?

Ambiente

    Intel® Quartus® II Subscription Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT
Descrição

A "Configuração através do PCIe® Recurso Link (CvP)" não está disponível no Quartus® II versão 11.1 ainda.  Se você ligar a opção no PCIe MegaWizard™ janela para Stratix® V, as RTLs incompletas são geradas e faz com que o sinal "fixedclk_locked" seja amarrado baixo.

Para evitar esse problema, você deve desativar o parâmetro "Habilitar configuração através do PCIe Link" na janela PCIe MegaWizard. Este problema será corrigido na versão futura.

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FPGAs Stratix® V
FPGA Stratix® V GX

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