Esse erro será visto ao gerar uma bancada de testes para o projeto de referência PCI Express® fornecido com AN456 em dispositivos Arria® V ou Cyclone® V. Este erro deve-se ao módulo Status Output Bridge não ter um modelo de simulação adequado.
O Qsys relatará o seguinte erro se você gerar a bancada de testes com estas configurações:
- Crie o sistema Qsys testbench: padrão, BFMs para interfaces Avalon padrão
- Crie o modelo de simulação: Verilog
Erro: pcie_av_hip_de_hip_status_0: # args errado: deve ser "proc_quartus_synth nome"
durante a execução
"proc_quartus_synth"
(procedimento linha "proc_sim_verilog" 2)
invocado de dentro
"proc_sim_verilog altpcie_av_hip_ast_hip_status_bridge"
Informações: pcie_av_hip_de_hip_status_0: "top" instanciou altera_pcie_av_hip_de_hip_status "pcie_av_hip_de_hip_status_0"
Erro: geração interrompida, restantes 3 ou mais módulos
Info: superior: feito por cima" com 7 módulos, 89 arquivos, 3559773 bytes
Erro: falha do ip-generate com o código de saída 1: 2 Erros, 8 Avisos
Para simulação, remova o módulo de status do projeto ou use outro projeto de amostra disponível em seu diretório de instalação do Quartus® II.
<our diretório de instalação>\ip\altera\altera_pcie\...