Designs soC com interface de memória HPS e controlador de FPGA de memória Cyclone dispositivos V podem encontrar erro

Este problema afeta os produtos DDR2, DDR3 e LPDDR2.

Um design voltado para um dispositivo Cyclone V, com memória HPS interface e um controlador FPGA memória dura ou suave, podem encontrar um erro devido a uma limitação no pin_assignments.tcl script. Se o script do HPS pin_assignments.tcl for executado antes do pin_assignments.tclFPGA, a atribuição de E/S para o RZQ pino no HPS pode ser substituído pelo script FPGA, resultando em um mensagem de erro semelhante à seguinte:

Error (175001): Could not place pin Info (175028): The pin name: _hps_oct_rzqin Error (184016): There were not enough single-ended input pin locations available (5 locations affected)

A solução alternativa para este problema é alterar manualmente a E/S atribuição padrão para o pino HPS RZQ para depois SSTL-15 CLASS I de executar o pin_assignments.tcl para ambas as interfaces.

Este problema será corrigido em uma versão futura.