Descrição
Este erro pode ocorrer ao simular Nios® PROJETOS VHDL II 1.1 que contêm vários domínios de clock no ModelSim® Ferramenta. Os sistemas Verilog que contêm vários domínios de clock simulam sem erros.
A solução alternativa envolve modificar o código fonte VHDL gerado pelo SOPC Builder. Navegue até o número da linha no código fonte VHDL que gera o erro na ferramenta ModelSim. O erro é causado pela atribuição ao barramento "data_in" em uma instantização de componentes. O código fonte que gera o erro se assemelhará ao seguinte:
data_in => std_logic_vector("0000000000000000") & (slave_address);
Para corrigir o problema, você precisará criar um novo sinal interno no mesmo nível que a instantização do componente. Por exemplo, crie um sinal chamado "internal_slave_address". Em seguida, atribua o seguinte:
internal_slave_address <= std_logic_vector("0000000000000000") & (slave_address);
e altere o mapeamento da porta na instação do componente para ler o seguinte:
data_in => internal_slave_address;
Este problema foi corrigido no Nios II 5.0.