O mapeamento entre os pinos de clock de entrada, as saídas do contador PLL e as entradas do bloco de controle do clock é o seguinte para dispositivos Stratix® III e Stratix IV:
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inclk[0] e inclk[1]— podem ser alimentados por qualquer um dos quatro pinos de clock dedicados no mesmo lado do dispositivo
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inclk[2]— pode ser alimentado pelos contadores PLL C0 e C2 dos dois PLLs do mesmo lado do dispositivo
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inclk[3]— pode ser alimentado pelos contadores PLL C1 e C3 dos dois PLLs do mesmo lado do dispositivo
Para seleção dinâmica dessas fontes de clock, você pode usar a megafunção ALTCLKCTRL em seu design.
As PLLs de canto (L1, L4, R1 e R4) e os pinos de entrada de clock correspondentes (PLL_L1_CLK e assim por diante) não suportam a seleção dinâmica para a rede GCLK.
A seleção de origem do clock para as redes GCLK e RCLK a partir das PLLs do canto (L1, L4, R1 e R4) e os pinos de entrada de clock correspondentes (PLL_L1_CLK e assim por diante) são controlados estáticamente usando configurações de bits de configuração no arquivo de configuração (.sof ou .pof) gerado pelo software Quartus® II.