clock0 E clock1.O limite de frequência do vcO pode se estender abaixo de 200 MHz, dependendo do processo, da tensão e da temperatura. Portanto, o limite de frequência do vcO pode variar de lote para lote. Embora Altera especifica uma frequência mínima de VCO, a frequência de saída do clock não pode ser garantida se o clock de entrada foi removido.
Quando o clock de entrada estiver desativado, o PLL perderá o bloqueio e o LOCK pino será baixado. Uma vez que um clock de entrada é reaplicação, o PLL reinstala o sinal do clock e o tempo de travamento deve ser permitido para garantir que o PLL tenha recuperado o bloqueio.
Durante a simulação no software Altera® Quartus® II, as saídas do clock PLL serão baixas porque o simulador não pode modelar a deriva de frequência. O LOCK pino também estará baixo neste momento. Quando o clock de entrada for reaplicação novamente, a saída(s) do clock PLL começará a alternar na simulação.