ID do artigo: 000085376 Tipo de conteúdo: Mensagens de erro Última revisão: 18/06/2012

Mensagem de aviso exibida ao conduzir a lógica do usuário com PLL personalizado na interface de memória dura

Ambiente

  • Intel® Quartus® II Subscription Edition
  • PLL
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problema crítico

    Descrição

    Este problema afeta os produtos DDR2 e DDR3.

    Interfaces de memória externa com Arria V ou Cyclone V dispositivos e usar o controlador de memória dura gerará aviso mensagens se você conduzir a lógica do usuário com um PLL diferente do clock AFI.

    As seguintes mensagens de aviso são exibidas ( onde SingleInterface_mem_if_ddr3_emif_0. é um nome especificado pelo usuário:

    Critical Warning: SingleInterface_mem_if_ddr3_emif_0_p0_pin_map.tcl: Failed to find PLL clock for pins Warning: SingleInterface_mem_if_ddr3_emif_0_p0_pin_map.tcl: Could not find all DRIVER CORE CK pins

    Resolução

    A solução alternativa para este problema é a seguinte:

    1. Abra o script de mapeamento de pinos em um editor de texto.
    2. No script de mapeamento de pinos, localize as seguintes linhas:
    if {[get_collection_size [get_registers -nowarn (driver_core_ck_pins)]] > 0} { �

    Substitua as linhas acima com as seguintes:

    if {[string compare -nocase (driver_core_ck_pins) ""] != 0 && [get_collection_size [get_registers -nowarn (driver_core_ck_pins)]] > 0} {

    • No arquivo SDC, altere o pll_driver_core_clock para o clock que impulsiona a lógica do usuário.
    • Este problema será corrigido em uma versão futura.

    Produtos relacionados

    Este artigo aplica-se a 2 produtos

    FPGAs Cyclone® V e FPGAs SoC
    FPGAs Arria® V e FPGAs SoC

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