ID do artigo: 000085405 Tipo de conteúdo: Solução de problemas Última revisão: 23/08/2011

Violação de sincronização em designs habilitados para pontes de meia-taxa

Ambiente

    Intel® Quartus® II Subscription Edition
BUILT IN - ARTICLE INTRO SECOND COMPONENT

Problema crítico

Descrição

A violação de sincronização ocorre durante a análise de tempoquest para projetos que usam a arquitetura do controlador de alto desempenho II com a opção Habilitar ponte de meia taxa ativada.

Este problema afeta todos os projetos que utilizam o alto desempenho Arquitetura do controlador II com a opção Habilitar ponte de meia taxa ligado.

Violação de sincronização ocorre durante a compilação no TimeQuest analisador de tempo.

Resolução

Abra o arquivo altera_avalon_half_rate_bridge_constraints.sdc em seu diretório de projetos e edite a variável slow_clock e adicionar derive_pll_clocks.

  • Design de taxa completa
derive_pll_clocks set slow_clk "*|altpll_component|auto_generated|pll1|clk[1]"
  • Design de meia-taxa
derive_pll_clocks

definir slow_clk "*|altpll_component|auto_generated|pll1|clk[0]"

Este problema será corrigido em uma versão futura do DDR e Controladores SDRAM DDR2 com ALTMEMPHY IP

Produtos relacionados

Este artigo aplica-se a 1 produtos

Dispositivos programáveis Intel®

1

Isenção de responsabilidade

1

Todas as publicações e o uso do conteúdo deste site estão sujeitos aos termos de uso da Intel.com.

O conteúdo desta página é uma combinação de tradução humana e por computador do conteúdo original em inglês. Este conteúdo é fornecido para sua conveniência e apenas para informação geral, e não deve ser considerado completo ou exato. Se houver alguma contradição entre a versão em inglês desta página e a tradução, a versão em inglês prevalecerá e será a determinante. Exibir a versão em inglês desta página.