Você pode obter este erro juntamente com o seguinte erro ao compilar o controlador baseado em DDR3 SDRAM UniPHY gerado para dispositivo Stratix® V no software Quartus® II versão 11.0 ou anterior no software Quartus II versão 11.0SP1.
Erro: a stratixv_clkena atom "Hierarquia| {instance_name}_p0_memphy_top:memphy_top_inst|pll_write_clk~CLKENA0" é um destino ilegal
Este erro ocorre devido à seguinte atribuição de sinal global feita no arquivo QSF para pll_write_clk sinal
set_instance_assignment nome GLOBAL_SIGNAL "GLOBAL CLOCK" -para "Hierarquia| {instance_name}|pll_write_clk"
Esta atribuição é feita pela versão do IP antes de 11.0SP1 e está presente no QSF quando você muda para Quartus II versão 11.0SP1 que coloca este clock na árvore do clock PHY em vez da árvore de clock global que foi usada na versão anterior.
Para corrigir este problema, comente quaisquer atribuições de sinal global feitas para pll_write_clk sinal em seu arquivo QSF ou execute o arquivo {instance_name}_pin_assignments.tcl no software Quartus II versão 11.0SP1 após regenerar o núcleo.