ID do artigo: 000085464 Tipo de conteúdo: Solução de problemas Última revisão: 25/11/2013

O CK jitter de longo prazo excede a especificação na interface de memória HPS em dispositivos Arria V e Cyclone V

Ambiente

  • Intel® Quartus® II Subscription Edition
  • BUILT IN - ARTICLE INTRO SECOND COMPONENT

    Problema crítico

    Descrição

    Este problema afeta os produtos DDR2, DDR3 e LPDDR2.

    Interfaces DDR2, DDR3 e LPDDR2 usando a interface de memória HPS em Arria dispositivos V ou Cyclone V, produzem um nervosismo de longo CK prazo (no lado da HPS, não no lado FPGA) que excede o JEDEC e especificação do fornecedor (tERR(Nper) para moderada valores de N).

    Resolução

    Altera verificaram que a adesão a esta especificação não é necessária, desde que o treme de curto prazo (tJITcc e tJITper) requisitos são atendidos. Nas configurações descritas, tJITcc e são tJITper dentro das especificações JEDEC.

    Este problema não será corrigido.

    Produtos relacionados

    Este artigo aplica-se a 2 produtos

    FPGAs Arria® V e FPGAs SoC
    FPGAs Cyclone® V e FPGAs SoC

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